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　　在PCB出现之前，电路是通过点到点的接线组成的。这种方法的可靠性很低，因为随着电路的老化，线路的破裂会导致线路节点的断路或者短路。绕线技术是电路技术的一个重大进步，这种方法通过将小口径线材绕在连接点的柱子上，提升了线路的耐久性以及可更换性。

　　当电子行业从真空管、继电器发展到硅半导体以及集成电路的时候，电子元器件的尺寸和价格也在下降。电子产品越来越频繁的出现在了消费领域，促使厂商去寻找更小以及性价比更高的方案。于是，PCB诞生了。

　　电子产品都要使用PCB，PCB的市场走向几乎是电子行业的风向标。但随着手机、笔记本电脑和PDA等高端、小型化电子产品的发展，对柔性PCB（FPC）的需求越来越大，PCB厂商正加快开发厚度更薄、更轻和密度更高的FPC。

　　具有一层化学蚀刻出的导电图形，在柔性绝缘基材面上的导电图形层为压延铜箔。绝缘基材可以是聚酰亚胺，聚对苯二甲酸乙二醇酯，芳酰胺纤维酯和聚氯乙烯。单层FPC又可以分成以下四个小类：

　　导线图形在绝缘基材上，导线表面无覆盖层，其互连是用锡焊、熔焊或压焊来实现，常用在早期的电线、有覆盖层单面连接

　　和前类相比，只是在导线表面多了一层覆盖层。覆盖时需把焊盘露出来，简单的可在端部区域不覆盖。是单面软性PCB中应用最多、最广泛的一种，使用在汽车仪表、电子仪器中。

　　连接盘接口在导线的正面和背面均可连接，在焊盘处的绝缘基材上开一个通路孔，这个通路孔可在绝缘基材的所需位置上先冲制、蚀刻或其它机械方法制成。

　　前类不同处，表面有一层覆盖层，覆盖层有通路孔，允许其两面都能端接，且仍保持覆盖层，由两层绝缘材料和一层金属导体制成。

　　双面FPC在绝缘基膜的两面各有一层蚀刻制成的导电图形，增加了单位面积的布线密度。金属化孔将绝缘材料两面的图形连接形成导电通路，以满足挠曲性的设计和使用功能。而覆盖膜可以保护单、双面导线并指示元件安放的位置。按照需求，金属化孔和覆盖层可有可无，这一类FPC应用较少。

　　多层FPC是将3层或更多层的单面或双面柔性电路层压在一起，通过钻孑L、电镀形成金属化孔，在不同层间形成导电通路。这样，不需采用复杂的焊接工艺。多层电路在更高可靠性，更好的热传导性和更方便的装配性能方面具有巨大的功能差异。

　　这一类是在可挠性绝缘基材上制造成的，其成品规定为可以挠曲。这种结构通常是把许多单面或双面微带可挠性PCB的两面端粘结在一起，但其中心部分并末粘结在一起，从而具有高度可挠性。为了具有高度的可挠性，导线层上可用一层薄的、适合的涂层，如聚酰亚胺，代替一层较厚的层压覆盖层。

　　这一类是在软性绝缘基材上制造成的，其成品末规定可以挠曲。这类多层FPC是用软性绝缘材料，如聚酰亚胺薄膜，层压制成多层板，在层压后失去了固有的可挠性。

　　挠性印制电路板（FlexPrintCircuit，简称“FPC”），是使用挠性的基材制作的单层、双层或多层线路的印制电路板。它具有轻、薄、短、小、高密度、高稳定性、结构灵活的特点，除可静态弯曲外，还能作动态弯曲、卷曲和折叠等。

　　：由绝缘层和接着剂构成，覆盖于导线上，起到保护和绝缘的作用。具体的叠层结构如下：

　　﹣优越性：超薄、滑动性能与挠曲性能佳、适应高温回流焊、良好的尺寸稳定性。

　　作业目的：通过UV光照射和菲挡，菲林透明的地方和干膜发生光学聚合反应，菲林是棕色的地方，UV光无法穿透，菲林不能和其对应的干膜发生光学聚合反应。

　　已形成线路的铜箔要经过AOI系统扫描检测线路缺失。标准线路图像信息以数据形 式存储于AOI主机中，通过CCD光学取像头将铜箔上线路信息扫描进入主机与存储之标准数据比较，有异常时异常点位置会被编号记录传输到VRS主机上.。VRS上会对铜箔进行300倍放大，依照事先记录的缺点位置依次显示,通过操作人员判断其是否为真缺点，对于真缺点会在缺点位置用水性笔作记号。以方便后续作业人员对缺点分类统计以及修补。作业人员利用150倍放大镜判断缺点类型，分类统计形成品质报告，并反馈到前制程以方便改善措施之及时执行。由于单面板缺点较少，成本较低，难于使用AOI判读，所以使用人工肉眼直接检查。

　　• 2.在≤0.3mm的方案上，新型COF平整度优于软硬结合板，在保证平整度的前提下，达到降低模组高度的目的。

　　2、支撑区域以SENSOR对角线、支撑区域最小开窗面积0.5*0.5，面积越大对平整度越佳；

　　PCB制作第一步是整理并检查PCB布局(Layout)。PCB制作工厂收到PCB设计公司的CAD文件，由于每个CAD软件都有自己独特的文件格式，所以PCB工厂会转化为一个统一的格式——Extended Gerber RS-274X 或者 Gerber X2。然后工厂的工程师会检查PCB布局是否符合制作工艺，有没有什么缺陷等问题。

　　2、芯板的制作清洗覆铜板，如果有灰尘的话可能导致最后的电路短路或者断路。

　　下图是一张8层PCB的图例，实际上是由3张覆铜板(芯板)加2张铜膜，然后用半固化片粘连起来的。制作顺序是从最中间的芯板(4、5层线路)开始，不断地叠加在一起，然后固定。4层PCB的制作也是类似的，只不过只用了1张芯板加2张铜膜。

　　先要制作最中间芯板(Core)的两层线路。覆铜板清洗干净后会在表面盖上一层感光膜。这种膜遇到光会固化，完美体育在覆铜板的铜箔上形成一层保护膜。

　　将两层PCB布局胶片和双层覆铜板，最后插入上层的PCB布局胶片，保证上下两层PCB布局胶片层叠位置精准。

　　然后用碱液将没有固化的感光膜清洗掉，需要的铜箔线路将会被固化的感光膜所覆盖。

　　芯板已经制作成功。然后在芯板上打对位孔，方便接下来和其它原料对齐。芯板一旦和其它层的PCB压制在一起就无法进行修改了，所以检查非常重要。会由机器自动和PCB布局图纸进行比对，查看错误。

　　下层的铜箔和两层半固化片已经提前通过对位孔和下层的铁板固定好位置，然后将制作好的芯板也放入对位孔中，最后依次将两层半固化片、一层铜箔和一层承压的铝板覆盖到芯板上。

　　将被铁板夹住的PCB板子们放置到支架上，然后送入真空热压机中进行层压。真空热压机里的高温可以融化半固化片里的环氧树脂，在压力下将芯板们和铜箔们固定在一起。

　　层压完成后，卸掉压制PCB的上层铁板。然后将承压的铝板拿走，铝板还起到了隔离不同PCB以及保证PCB外层铜箔光滑的责任。这时拿出来的PCB的两面都会被一层光滑的铜箔所覆盖。

　　由于几乎所有PCB设计都是用穿孔来进行连接的不同层的线微米的铜膜在孔壁上。这种厚度的铜膜需要通过电镀来实现，但是孔壁是由不导电的环氧树脂和玻璃纤维板组成。

　　所以第一步就是先在孔壁上堆积一层导电物质，通过化学沉积的方式在整个PCB表面，也包括孔壁上形成1微米的铜膜。整个过程比如化学处理和清洗等都是由机器控制的。

　　接下来会将外层的PCB布局转移到铜箔上，过程和之前的内层芯板PCB布局转移原理差不多，都是利用影印的胶片和感光膜将PCB布局转移到铜箔上，唯一的不同是将会采用正片做板。

　　将PCB用夹子夹住，将铜电镀上去。之前提到，为了保证孔位有足够好的导电性，孔壁上电镀的铜膜必须要有25微米的厚度，所以整套系统将会由电脑自动控制，保证其精确性。

　　接下来由一条完整的自动化流水线完成蚀刻的工序。首先将PCB板上被固化的感光膜清洗掉。然后用强碱清洗掉被其覆盖的不需要的铜箔。再用退锡液将PCB布局铜箔上的锡镀层退除。清洗干净后4层PCB布局就完成了。

　　2.走线：实现集成电路等各种电子元器件之间的布线和电气连接（信号传输）或电绝缘。提供所要求的电气特性，如特性阻抗等。

　　3.绿油和丝印：为自动装配提供阻焊图形，为元器件插装、检查、维修提供识别字符和图形。

　　所以PCB在整个电子产品中，扮演了连接所有功能的角色，也因此电子产品的功能出现故障时，最先被怀疑往往就是PCB，又因为PCB的加工工艺相对复杂，所以PCB的生产控制尤为严格和重要。

　　它是用金属箔切割成线路导体，将之粘于石蜡纸上，上面同样粘上一层石蜡纸，成了现今PCB的构造雏形。

　　2. 到1936年，Dr Paul Eisner（保罗.艾斯纳）真正发明了PCB的制作技术，也发表多项专利。

　　而今天的加工工艺“图形转移技术（photoimage transfer) ，就是沿袭其发明而来的。

　　覆铜板是由铜箔和绝缘层压合而成,依要求有不同板厚规格,依铜厚可分为H/H;1oz/1oz;2oz/2oz等种类

　　白色透光部分发生光聚合反应, 黑色部分则因不透光,不发生反应，显影时发生反应的部分不能被溶解掉而保留在板面上。

　　通过光学反射原理将图像回馈至设备处理，与设定的逻辑判断原则或资料图形相比较，找出缺点位置 AIOT大 数据

　　由于AOI所用的测试方式为逻辑比较，一定会存在一些误判的缺点，故需通过人工加以确认。

　　层压：将铜箔（Copper)、半固化片（Prepreg)与棕化处理后的内层线路板压合成多层板。

　　由树脂和玻璃纤维布组成,玻璃布种类可分为106、1080、3313、2116、7628等几种

　　对层压后的板经过磨边;打靶;铣边等工序进行初步的外形处理以便后工序生产品质控制要求及提供后工序加工之工具孔。

　　垫板:主要为复合板,在制程中起保护钻机台面;防出口性毛头;降低钻针温度及清洁钻针沟槽胶渣作用

　　胶渣形成原因: 钻孔时造成的高温的过玻璃化转变温度 (Tg值),而形成融熔态,产生胶渣

　　化学铜之目的: 通過化学沉积的方式时表面沉积上厚度为20-40微英寸的化学铜。

　　一次铜之目的: 镀上200-500微英寸的厚度的铜以保护仅有20-40 micro inch厚度的化学铜不被后制程破坏造成孔破。

　　经过钻孔及通孔电镀后,内外层已经连通,本制程制作外层干膜,为外层线路的制作提供图形。

　　温度与时间的设定，须参照供应商提供的条件双面印与单面印的预烤条件是不一样的。

　　温度及时间的设定，必须有警报器，时间一到必须马上拿出，否则over curing会造成显影不尽。

　　G、表面工艺的选择介绍常规的印刷电路板(PCB)在板上都有铜层，如果铜层未受保护将氧化和损坏，直接影响后续的焊接。

　　有多种不同的保护层可以使用，最普遍的有：热风整平（HASL)、有机涂覆(OSP)、电镀镍金(plating gold)、化学沉镍金(ENIG)、金手指、沉银（IS)和沉锡(IT) 等。

　　（4）化学沉镍金(ENIG)：通过化学反应在铜面上置换上镍磷层，再在镍层上置换一层金。

　　（5）金手指：通过电镀的方式在同面上电镀上镍和金，因为镀金中含有其他金属区别（3）。

　　银沉浸在铜层上0.1到0.6微米的金属层，以保护铜面。优点：好的可焊接性、表面平整、HASL沉浸的自然替代。

　　锡沉浸在铜层上0.８到１.２um的金属层，以保护铜面。优点：良好的可焊接性、表面平整、相对低的成本。

　　不需制做昂贵的治具，用两根探针做x、y、z的移动来逐一测试各线路的两端点。

　　PCB全都向高密度细线化发展，HDI板尤为突出。在十年前IPC为HDI板下的定义是线mm及以下，现在行业内基本做到常规L/S为60μm，先进的L/S为40μm。日本的2013年版安装技术路线年HDI板常规L/S为50μm，先进的L/S为35μm，试制性的L/S为20μm。

　　PCB线路图形形成，传统的是铜箔基板上光致成像后化学蚀刻工艺(减成法)，减成法制作精细线μm，并且需要用薄铜箔(9~12μm)基板。由于薄铜箔CCL价格高，及薄铜箔层压缺陷多，较多工厂产生18μm铜箔然后生产中采取蚀刻减薄铜层。这种做法工序多、厚度控制难、成本高，还是希望用薄铜箔为好。还有，PCB线μm情况下，一般薄铜箔也难以胜任，需要用到超薄铜箔(3~5μm)基板和附于载体的超薄铜箔。

　　当前精细线路对铜箔要求除了厚度更薄外，同时需要铜箔表面低粗糙度。通常为提高铜箔与基材的结合力，确保导体抗剥强度，都采取铜箔层粗化处理，常规的铜箔粗糙度大于5μm。铜箔粗糙的凸峰嵌入基材是提高了抗剥离性，但在线路蚀刻时为控制导线精度不至过蚀刻，容易有嵌入基材凸峰残留，造成线路间短路或绝缘性下降，对精细线路尤为严重。因此需要低粗糙度(小于3μm)的铜箔，甚至更低粗糙度(1.5μm)的铜箔。

　　半加成法技术重点之一是积层介质材料，为符合高密度细线路要求对积层材料提出介质电气性、绝缘性、耐热性、结合力等要求，以及与HDI板工艺适应性。目前国际上的HDI积层介质材料主要是日本味之素公司的ABF/GX系列产品，以环氧树脂搭配不同固化剂，以添加无机粉末提高材料刚性及减少CTE，也有使用玻纤布增强刚性。另有日本積水化学公司的类似薄膜积层材料，台湾工研院也开发了此类材料。ABF材料也在不断改进发展，新一代积层材料特别要求表面低粗化度、低热膨胀率、低介质损耗及薄型刚强化等。全球半导体封装中IC封装载板由有机基板取代陶瓷基板，倒装芯片(FC)封装载板的节距越来越小，现在典型的线μm，接下来会更细。多层的载板性能重点要求低介电性、低热膨胀系数和高耐热性，在满足性能目标基础上追求低成本的基板。现在精细线路批量化生产基本都采用绝缘介质积层结合压薄铜箔的MSPA工艺。用SAP方法制造L/S小于10μm电路图形。

　　PCB达到更密更薄则HDI板技术从含芯板积层发展为无芯板任意层互连积层(Anylayer)，同样功能的任意层互连积层HDI板比含芯板积层HDI板面积和厚度可减少约25%。这些必须使用更薄的并保持电性能良好的介质层。

　　电子通信技术从有线到无线，从低频、低速到高频、高速。现在的手机性能已进入4G并将迈向5G，就是有更快传输速度、更大传输容量。全球云计算时代到来使数据流量成倍增加，通讯设备高频高速化是必然趋势。PCB为适合高频、高速传输的需要，除了电路设计方面减少信号干扰与损耗，保持信号完整性，以及PCB制造保持符合设计要求外，重要的是有高性能基材。

　　设计工程师为解决PCB增加速度和信号完整性，主要是针对电信号损失属性。基材选择的关键因素介电常数(Dk)与介质损耗(Df)，当Dk低于4与Df0.010以下为中Dk/Df级层压板，当Dk低于3.7与Df0.005以下为低Dk/Df级层压板，现在有多种基材进入市场可供选择。

　　目前较多采用的高频电路板基材主要是氟系树脂、聚苯醚(PPO或PPE)树脂和改性环氧树脂这三大类材料。氟系介质基板，如聚四氟乙烯(PTFE)介电性能最低，通常应用在5GHz以上。另外还有用改性环氧FR-4或PPO基材。

　　对高频用覆铜板除了上述树脂等绝缘材料性能有特殊要求外，导体铜的表面粗糙度(轮廓)也是影响信号传输损耗的一个重要因素，这是受集肤效应(SkinEffect)的影响。集肤效应为高频信号传输时在导线产生电磁感应，在导线截面中心处电感较大，使得电流或信号趋于导线表面集中。导体表层粗糙度影响到传输信号损失，表面光滑损失小。

　　在相同频率下，铜表面粗糙度越大，信号损耗越大，所以我们在实际生产中尽可能控制表面铜厚的粗糙度，粗糙度在不影响结合力的情况下越小越好。特别是对10GHz以上范围的信号。在10GHz时铜箔粗糙度需要低于1μm，使用超平面铜箔(表面粗糙度0.04μm)效果更佳。铜箔表面粗糙度还需结合适宜的氧化处理和粘合树脂系统。在不久的将来，会有一种几乎没有轮廓的涂有树脂的铜箔，能有更高的剥离强度并且不影响介质损耗。

　　信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线、差分布线方式是如何实现的？

　　差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者 side-by-side(并排， 并肩) 实现的方式较多。

　　要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线、接收端差分线对之间可否加一匹配电阻？

　　接收端差分线对间的匹配电阻通常会加， 其值应等于差分阻抗的值。这样信号质量会好些。

　　对差分对的布线方式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值， 此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性。若两线忽远忽近， 差分阻抗就会不一致， 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。

　　基本上， 将模/数地分割隔离是对的。要注意的是信号走线尽量不要跨过有分割的地方(moat)， 还有不要让电源和信号的回流电流路径(returning current path)变太大。

　　晶振是模拟的正反馈振荡电路， 要有稳定的振荡信号， 必须满足loop gain 与 phase 的规范， 而这模拟信号的振荡规范很容易受到干扰， 即使加 ground guard traces 可能也无法完全隔离干扰。而且离的太远，地平面上的噪声也会影响正反馈振荡电路。所以， 一定要将晶振和芯片的距离进可能靠近。

　　确实高速布线与 EMI 的要求有很多冲突。但基本原则是因 EMI 所加的电阻电容或 ferrite bead， 不能造成信号的一些电气特性不符合规范。所以， 最好先用安排走线和 PCB 迭层的技巧来解决或减少 EMI的问题， 如高速信号走内层。最后才用电阻电容或 ferrite bead 的方式， 以降低对信号的伤害。

　　这会影响到自动布线出来的走线方式是否能符合设计者的想法。另外， 手动调整布线的难易也与绕线引擎的能力有绝对的关系。例如， 走线的推挤能力，过孔的推挤能力， 甚至走线对敷铜的推挤能力等等。所以， 选择一个绕线引擎能力强的布线器， 才是解决之道。

　　test coupon 是用来以 TDR (Time Domain Reflectometer) 测量所生产的 PCB 板的特性阻抗是否满足设计需求。一般要控制的阻抗有单根线和差分对两种情况。所以， test coupon 上的走线线宽和线距(有差分对时)要与所要控制的线一样。

　　最重要的是测量时接地点的位置。为了减少接地引线(ground lead)的电感值， TDR 探棒(probe)接地的地方通常非常接近量信号的地方(probe tip)， 所以， test coupon 上量测信号的点跟接地点的距离和方式要符合所用的探棒。

　　11、在高速 PCB 设计中，信号层的空白区域可以敷铜，而多个信号层的敷铜在接地和接电源上应如何分配？

　　一般在空白区域的敷铜绝大部分情况是接地。只是在高速信号线旁敷铜时要注意敷铜与信号线的距离， 因为所敷的铜会降低一点走线的特性阻抗。也要注意不要影响到它层的特性阻抗， 例如在 dual strip line的结构时。

　　12、是否可以把电源平面上面的信号线使用微带线模型计算特性阻抗？电源和地平面之间的信号是否可以使用带状线模型计算？

　　一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。另外，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方。

　　至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用在线既有的穿孔(via or DIP pin)当测试点)可能加在在线或是从在线拉一小段线出来。前者相当于是加上一个很小的电容在在线，后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。

　　各个 PCB 板子相互连接之间的信号或电源在动作时，例如 A 板子有电源或信号送到 B 板子，一定会有等量的电流从地层流回到 A 板子 (此为 Kirchoff current law)。这地层上的电流会找阻抗最小的地方流回去。所以，在各个不管是电源或信号相互连接的接口处，分配给地层的管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声。另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法，来控制电流的走法(例如，在某处制造低阻抗，让大部分的电流从这个地方走)，降低对其它较敏感信号的影响。

　　现在高速数字电路的应用有通信网路和计算器等相关领域。在通信网路方面，PCB 板的工作频率已达 GHz 上下，叠层数就我所知有到 40 层之多。计算器相关应用也因为芯片的进步，无论是一般的 PC 或服务器(Server)，板子上的最高工作频率也已经达到 400MHz (如 Rambus) 以上。

　　因应这高速高密度走线需求，盲埋孔(blind/buried vias)、mircrovias 及 build-up 制程工艺的需求也渐渐越来越多。这些设计需求都有厂商可大量生产。

　　差分信号中间一般是不能加地线。因为差分信号的应用原理最重要的一点便是利用差分信号间相互耦合(coupling)所带来的好处，如 flux cancellation，抗噪声(noise immunity)能力等。若在中间加地线，便会破坏耦合效应。

　　19、刚柔板设计是否需要专用设计软件与规范？国内何处可以承接该类电路板加工？

　　可以用一般设计 PCB 的软件来设计柔性电路板(Flexible Printed Circuit)。一样用 Gerber 格式给 FPC厂商生产。由于制造的工艺和一般 PCB 不同，各个厂商会依据他们的制造能力会对最小线宽、最小线距、最小孔径(via)有其**。除此之外，可在柔性电路板的转折处铺些铜皮加以补强。至于生产的厂商可上网“FPC”当关键词查询应该可以找到。

　　选择 PCB 与外壳接地点选择的原则是利用 chassis ground 提供低阻抗的路

　　径给回流电流(returning current)及控制此回流电流的路径。例如，通常在高频器件或时钟产生器附近可以借固定用的螺丝将 PCB的地层与 chassis ground 做连接，以尽量缩小整个电流回路面积，也就减少电磁辐射。

　　1. 确认所有电源值的大小均达到设计所需。有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。

　　2. 确认所有时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic)的问题。

　　3. 确认 reset 信号是否达到规范要求。这些都正常的话，芯片应该要发出第一个周期(cycle)的信号。接下来依照系统运作原理与 bus protocol 来 debug。

　　，如果设计中需要容纳更多的功能，就往往需要提高 PCB 的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请专家介绍在高速(100MHz)高密度 PCB 设计中的技巧？在设计高速高密度 PCB 时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方：

　　走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。

　　选择适当的端接方式。避免上下相邻两层的走线方向相同，甚至有走线正好上下重叠在一起，因为这种串扰比同层相邻走线的情形还大。

　　利用盲埋孔(blind/buried via)来增加走线面积。但是 PCB 板的制作成本会增加。在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。

　　LC 与 RC 滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如 RC。但是，使用 RC 滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。

　　电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如 果 LC 的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple noise)。电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL 也会有影响。另外，如果这 LC 是放在开关式电源(switching regulation power)的输出端时，还要注意此 LC 所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。

　　PCB 板上会因 EMC 而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了 ferrite bead、choke等抑制高频谐波器件的缘故。除此之外，通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过 EMC的要求。以下仅就 PCB 板的设计技巧提供几个降低电路产生的电磁辐射效应。

　　尽可能选用信号斜率(slew rate)较慢的器件，以降低信号所产生的高频成分。

　　注意高速信号的阻抗匹配，走线层及其回流电流路径(return current path)， 以减少高频的反射与辐射。

　　在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。

　　对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到 chassis ground。可适当运用 ground guard/shunt traces 在一些特别高速的信号旁。但要注意 guard/shunt traces 对走线特性阻抗的影响。

　　26、当一块 PCB 板中有多个数/模功能块时，常规做法是要将数/模地分开，原因何在？

　　将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声，噪声的大小跟信号的速度及电流大小有关。如果地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又非常接近，则即使数模信号不交叉，模拟的信号依然会被地噪声干扰。也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用。

　　数模信号走线不能交叉的要求是因为速度稍快的数字信号其返回电流路径(return current path)会尽量沿着走线的下方附近的地流回数字信号的源头，若数模信号走线交叉，则返回电流所产生的噪声便会出现在模拟电路区域内。

　　在设计高速 PCB 电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系，例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。

　　一般仿真软件会因线路模型或所使用的数学算法的**而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些terminators(端接)，如串联电阻等，来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。

　　IBIS 模型的准确性直接影响到仿真的结果。基本上 IBIS 可看成是实际芯片 I/O buffer 等效电路的电气特性数据，一般可由 SPICE 模型转换而得 (亦可采用测量， 但**较多)，而 SPICE 的数据与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供，其 SPICE 的数据是不同的，进而转换后的 IBIS 模型内之数据也会随之而异。

　　也就是说，如果用了 A 厂商的器件，只有他们有能力提供他们器件准确模型数据，因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的 IBIS 不准确，只能不断要求该厂商改进才是根本解决之道。

　　一般 EMI/EMC 设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面. 前者归属于频率较高的部分(30MHz)后者则是较低频的部分(30MHz). 所以不能只注意高频而忽略低频的部分.

　　一个好的EMI/EMC 设计必须一开始布局时就要考虑到器件的位置， PCB 叠层的安排， 重要联机的走法， 器件的选择等， 如果这些没有事前有较佳的安排， 事后解决则会事倍功半， 增加成本.

　　例如时钟产生器的位置尽量不要靠近对外的连接器， 高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射， 器件所推的信号之斜率(slew rate)尽量小以减低高频成分， 选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层噪声.

　　另外， 注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loop impedance 尽量小)以减少辐射. 还可以用分割地层的方式以控制高频噪声的范围. 最后， 适当的选择PCB 与外壳的接地点(chassis ground)。

　　目前的 pcb 设计软件中，热分析都不是强项，所以并不建议选用，其它的功能 1.3.4 可以选择 PADS或 Cadence 性能价格比都不错。PLD 的设计的初学者可以采用 PLD 芯片厂家提供的集成环境，在做到百万门以上的设计时可以选用单点工具。

　　常规的电路设计，INNOVEDA 的 PADS 就非常不错，且有配合用的仿真软件，而这类设计往往占据了 70%的应用场合。在做高速电路设计，模拟和数字混合电路，采用 Cadence 的解决方案应该属于性能价格比较好的软件，当然 Mentor 的性能还是非常不错的，特别是它的设计流程管理方面应该是最为优秀的。

　　2G 以上高频 PCB 属于射频电路设计，不在高速数字电路设计讨论范围内。而 射频电路的布局(layout)和布线(routing)应该和原理图一起考虑的，因为布局布线都会造成分布效应。

　　而且，射频电路设计一些无源器件是通过参数化定义，特殊形状铜箔实现，因此要求 EDA 工具能够提供参数化器件，能够编辑特殊形状铜箔。

　　Mentor 公司的 boardstation 中有专门的 RF 设计模块，能够满足这些要求。而且，一般射频设计要求有专门射频电路分析工具，业界最著名的是 agilent 的 eesoft，和 Mentor 的工具有很好的接口。

　　射频微带线设计，需要用三维场分析工具提取传输线参数。所有的规则应该在这个场提取工具中规定。

　　36、对于全数字信号的 PCB，板上有一个 80MHz 的钟源。除了采用丝网(接地)外，为了保证有足够的驱动能力，还应该采用什么样的电路进行保护？

　　确保时钟的驱动能力，不应该通过保护实现，一般采用时钟驱动芯片。一般担心时钟驱动能力，是因为多个时钟负载造成。采用时钟驱动芯片，将一个时钟信号变成几个，采用点到点的连接。

　　选择驱动芯片，除了保证与负载基本匹配，信号沿满足要求(一般时钟为沿有效信号)，在计算系统时序时，要算上时钟在驱动芯片内时延。

　　37、如果用单独的时钟信号板，一般采用什么样的接口，来保证时钟信号的传输受到的影响小？

　　时钟信号越短，传输线效应越小。采用单独的时钟信号板，会增加信号布线长度。而且单板的接地供电也是问题。如果要长距离传输，建议采用差分信号。LVDS 信号可以满足驱动能力要求，不过您的时钟不是太快，没有必要。

　　38、27M，SDRAM 时钟线M)，这些时钟线二三次谐波刚好在 VHF 波段，从接收端高频窜入后干扰很大。除了缩短线长以外，还有那些好办法？

　　如果是三次谐波大，二次谐波小，可能因为信号占空比为 50%，因为这种情况下，信号没有偶次谐波。这时需要修改一下信号占空比。此外，对于如果是单向的时钟信号，一般采用源端串联匹配。这样可以抑制二次反射，但不会影响时钟沿速率。源端匹配值，可以采用下图公式得到。

　　Topology，有的也叫 routing order.对于多端口连接的网络的布线、怎样调整走线的拓扑架构来提高信号的完整性？

　　EMC.对于大面积的地或电源铺铜，会起到屏蔽作用，有些特殊地，如 PGND 起到防护作用。

　　PCB 工艺要求。一般为了保证电镀效果，或者层压不变形，对于布线较少的PCB 板层铺铜。

　　43、在一个系统中，包含了 dsp 和 pld，请问布线时要注意哪些问题呢？

　　看你的信号速率和布线长度的比值。如果信号在传输在线的时延和信号变化沿时间可比的话，就要考虑信号完整性问题。另外对于多个 DSP，时 钟，数据 信号走线拓普也会影响信号质量和时序，需要关注。

　　信号回流路径，即 return current。高速数字信号在传输时，信号的流向是从驱动器沿 PCB 传输线到负载，再由负载沿着地或电源通过最短路径返回驱动器端。这个在地或电源上的返回信号就称信号回流路径。Dr.Johson 在他的书中解释，高频信号传输，实际上是对传输线与直流层之间包夹的介质电容充电的过程。SI 分析的就是这个围场的电磁特性，以及他们之间的耦合。46、如何对接插件进行 SI 分析？

　　在 IBIS3.2 规范中，有关于接插件模型的描述。一般使用 EBD 模型。如果是特殊板，如背板，需要SPICE 模型。也可以使用多板仿真软件(HYPERLYNX 或 IS_multiboard)，建立多板系统时，输入接插件的分布参数，一般从接插件手册中得到。当然这种方式会不够精确，但只要在可接受范围内即可。

　　匹配采用方式一般由 BUFFER 特性，拓普情况，电平种类和判决方式来决定，也要考虑信号占空比，系统功耗等。

　　数字电路最关键的是时序问题，加匹配的目的是改善信号质量，在判决时刻得到可以确定的信号。对于电平有效信号，在保证建立、保持时间的前提下，信号质量稳定；对延有效信号，在保证信号延单调性前提下，信号变化延速度满足要求。Mentor ICX 产品教材中有关于匹配的一些资料。

　　50、能否利用器件的 IBIS 模型对器件的逻辑功能进行仿真？如果不能，那么如何进行电路的板级和系统级仿真？

　　IBIS 模型是行为级模型，不能用于功能仿真。功能仿真，需要用 SPICE 模型，或者其他结构级模型。

　　区分模拟和数字部分的目的是为了抗干扰，主要是数字电路对模拟电路的干扰。但是，分割可能造成信号回流路径不完整，影响数字信号的信号质量，影响系统 EMC 质量。

　　因此，无论分割哪个平面，要看这样作，信号回流路径是否被增大，回流信号对正常工作信号干扰有多大。现在也有一些混合设计，不分电源和地，在布局时，按照数字部分、模拟部分分开布局布线，避免出现跨区信号。

　　FCC 是个标准组织，EMC 是一个标准。标准颁布都有相应的原因，标准和测试方法。

　　高速数字电路中，为了提高信号质量，降低布线难度，一般采用多层板，分配专门的电源层，地层。

　　乃至对室外单元进行监控的低频电路部分往往采用部署在同一 PCB 上，请问对这样的 PCB 在材质上有何要求？如何防止射频，中频乃至低频电路互相之间的干扰？

　　一般射频电路在系统中都作为一个独立的单板进行布局布线，甚至会有专门的屏蔽腔体。而且射频电路一般为单面或双面板，电路较为简单，所有这些都是为了减少对射频电路分布参数的影响，提高射频系统的一致性。

　　相对于一般的 FR4 材质，射频电路板倾向与采用高 Q 值的基材，这种材料的介电常数比较小，传输线分布电容较小，阻抗高，信号传输时延小。在混合电路设计中，虽然射频，数字电路做在同一块 PCB 上，但一般都分成射频电路区和数字电路区，分别布局布线。之间用接地过孔带和屏蔽盒屏蔽。

　　58、对于射频部分，中频部分和低频电路部分部署在同一 PCB 上，mentor 有什么解决方案？

　　Mentor 的板级系统设计软件，除了基本的电路设计功能外，还有专门的 RF 设计模块。在 RF 原理图设计模块中，提供参数化的器件模型，并且提供和 EESOFT 等射频电路分析仿真工具的双向接口；在 RF LAYOUT 模块中，提供专门用于射频电路布局布线的图案编辑功能，也有和 EESOFT 等射频电路分析仿真工具的双向接口，对于分析仿真后的结果可以反标回原理图和 PCB。

　　众所周知，对于球栅数组，COB 器件，无网格，任意角度布线器是解决布通率的关键。在最新的autoactive RE 中，新增添了推挤过孔，铜箔，REROUTE 等功能，使它应用更方便。另外，他支持高速布线，包括有时延要求信号布线和差分对布线、Mentor 的 PCB 设计软件对差分线队的处理又如何？

　　Mentor 软件在定义好差分对属性后，两根差分对可以一起走线，严格保证差分对线宽，间距和长度差，遇到障碍可以自动分开，在换层时可以选择过孔方式。

　　62、在一块 12 层 PCb 板上，有三个电源层 2.2v，3.3v，5v，将三个电源各作在一层，地线该如何处理？

　　一般说来，三个电源分别做在三层，对信号质量比较好。因为不大可能出现信号跨平面层分割现象。跨分割是影响信号质量很关键的一个因素，而仿真软件一般都忽略了它。对于电源层和地层，对高频信号来说都是等效的。

　　在实际中，除了考虑信号质量外，电 源 平 面 耦 合 ( 利 用相邻地平面降低电源平面交流阻抗)，层迭对称，都是需要考虑的因素。

　　很多 PCB 厂家在 PCB 加工完成出厂前，都要经过加电的网络通断测试，以确保所有联线正确。同时，越来越多的厂家也采用 x 光测试，检查蚀刻或层压时的一些故障。对于贴片加工后的成品板，一般采用 ICT测试检查，这需要在 PCB 设计时添加 ICT 测试点。如果出现问题，也可以通过一种特殊的 X 光检查设备排除是否加工原因造成故障。

　　不论是双层板还是多层板，都应尽量增大地的面积。在选择芯片时要考虑芯片本身的 ESD 特性，这些在芯片说明中一般都有提到，而且即使不同厂家的同一种芯片性能也会有所不同。设计时多加注意，考虑的全面一点，做出电路板的性能也会得到一定的保证。但 ESD 的问题仍然可能出现，因此机构的防护对ESD 的防护也是相当重要的。

　　在做 PCB 板的时候，一般来讲都要减小回路面积，以便减少干扰，布地线的时候，也不应布成闭合形式，而是布成树枝状较好，还有就是要尽可能增大地的面积。

　　如果可以采用分离电源当然较好，因为如此电源间不易产生干扰，但大部分设备是有具体要求的。既然仿真器和 PCB 板用的是两个电源，按我的想法是不该将其共地的。

　　一个电路由几块 PCB 构成，多半是要求共地的，因为在一个电路中用几个电源毕竟是不太实际的。但如果你有具体的条件，可以用不同电源当然干扰会小些。

　　手持产品又是金属外壳，ESD 的问题一定比较明显，LCD 也恐怕会出现较多的不良现象。如果没办法改变现有的金属材质，则建议在机构内部加上防电材料，加强 PCB 的地，同时想办法让 LCD 接地。当然，如何操作要看具体情况。

　　就一般的系统来讲，主要应考虑人体直接接触的部分，在电路上以及机构上进行适当的保护。至于ESD 会对系统造成多大的影响，那还要依不同情况而定。干燥的环境下，ESD 现象会比较严重，较敏感精细的系统，ESD 的影响也会相对明显。虽然大的系统有时 ESD 影响并不明显，但设计时还是要多加注意，尽量防患于未然。

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